LLM FPGA Benchmark: VHDL Generation & Verification
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18 VHDL design tasks + 216 toolchain-backed LLM-evaluation results (GHDL/Yosys)
18项超高速集成电路硬件描述语言（VHDL）设计任务，以及216份依托GHDL/Yosys工具链的大语言模型（LLM）评估结果
创建时间：
2026-07-19
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18 VHDL design tasks + 216 toolchain-backed LLM-evaluation results (GHDL/Yosys)
18项超高速集成电路硬件描述语言（VHDL）设计任务，以及216份依托GHDL/Yosys工具链的大语言模型（LLM）评估结果